FPGA 로직 개발 엔지니어(오토엘)

안녕하세요.
자율주행 라이다를 개발하는 오토엘에서 RTL 설계 엔지니어분을 찾습니다.

오토엘은 자동차 자율주행용 및 물류로봇용 라이다를 개발하는 회사입니다.
현대자동차 중앙연구소 및 사내벤처팀에서 자체 개발을 진행하고, `21년5월 스핀오프하여, 올해 현대/기아자동차에서 15%의 지분 출자로 6월에 창업한 회사입니다.

창업자들은 현대자동차 선행 개발 및 설계팀에서의 짧게는 10년에서 길게는 30년간의 개발 경험을 기반으로 자동차 부품 및 환경에 대한 이해도가 높으며, 이를 기반으로 자동차의 자율주행을 위한 라이다의 필요 조건에 대해 수년간 많은 고민을 해왔습니다.
이에 현재는 자동차에 적용되는 라이다의 양산을 위해 성능은 우수하면서 사이즈는 컴팩트하고, 가격 경쟁력과 자동차에서 요구하는 높은 내구 신뢰성을 만족하는 라이다 제품을 개발하고 평가 진행하고 있습니다.
당사는 현재 2개의 자율주행용 라이다 라인업을 보유하고 있으며, 현재 B 단계 샘플 개발이 완료된 상태입니다. 샘플 판매와 병행해서 `24년말에는 자동차사에 공급하는 계획을 목표로 개발 진행 중입니다.

물류로봇용 라이다는 자동차 산업과 별도로 폭증하는 물류로봇 자동화 시장에 대응하기 위해 현재 개발 진행중입니다.
현재 CV 제품에 대한 개발을 시작으로 내년 프로토 제품을 개발하고, `23년부터 양산을 목표로 개발 진행 중입니다.

회사의 주요 개발 파트는 회로 설계 / FPGA 로직 설계 / 소프트웨어 설계 / 광학 설계 / 기구 설계 / 평가 분야로 구분됩니다.

`21년12월 기준 구성원 12명 중 대표를 제외한 11명이 모두 연구개발인력이며, 위 분야에 대한 전문 역량을 보유하신 분들과 함께 근무하고자 합니다.

입사 시, 자율주행 차량용 라이다와 물류 로봇용 라이다의 RTL 개발 및 검증 업무를 주로 담당하게 됩니다.

주요업무

- RTL Simulation 및 Verification
- FPGA 프로토 타입 개발 및 검증
- 라이다 물리 계층 신호 처리 IP 설계 및 검증

자격요건

- 학사 : 3년 ~ 15년
- 석박사 : 신입 ~ 15년

[기본 요구 능력]
- 전기전자/컴퓨터/정보통신 등 관련 공학계열
- Verilog-HDL 기반 RTL 설계
- Simulation Model 및 Testbench 설계
- RTL Simulation 및 Verification

우대사항

- 원활한 커뮤니케이션 능력
- 전기전자/컴퓨터/정보통신 등 관련 공학계열
- Xilinx FPGA 사용 경험
- Verilog-HDL 기반 RTL 설계

혜택 및 복지

• 점심식사비 제공, 음료제공(차, 커피)
• 휴게실, 수면실, 회의실, 카페테리아, 사무용품 지급
• 유연 근무제 (10시~3시 코어 근무 타임) 및 여름휴가 제도